調研視窗：過去 24 小時（2026-09-02 08:18 ~ 2026-09-03 08:18，北京時間） 信源：HN、Google News 聚合、CNX Software、EE Times 系、Business Wire、觀察者網/新浪財經/老杳吧、GitHub API（org 倉庫與提交檢索）等（詳見附錄）

本期索引

  • 一、開源社群與軟體生態
    • 香山昆明湖開源核高節奏迭代：XiangShan 主倉一日 10+ 提交，向量指令異常處理密集修復（09-02）
    • The Chip Letter 讀者復投：對”RISC-V 20 年後成為主流”的信心三年下滑 22 個百分點（09-02）
    • ship-your-interpreter：Lean 4 + Sail RV64D 模型對 RISC-V 二進位制做 CompCert 式精化證明（09-03）
  • 二、產品與生態動態
    • 晶心 Andes 引入 agentic AI 平臺 ChipAgents：定製處理器設計時間減約 30%、驗證週期縮至約 3 周（09-02）
  • 三、國內團隊動態與深挖
    • 靈睿智芯：P100 國產伺服器級 RISC-V 核心技術細節公開，國內首個動態 SMT4 落地，測試片即將流片（09-02）
    • 算能：LLM-TPU 新增微軟 Mage-VL 流式多模態部署，附預編譯 bmodel（09-02）
    • 國內團隊 GitHub 綜合核查：平頭哥補交 hypervisor 測試套件，其餘多為文件與同步（09-02/03）
  • 四、具身智慧與機器人專章
    • MIPS（by GF）釋出 Acies / Actus / Aegis 三大 Physical AI 平臺，RISC-V 高層生態背書（09-02/03）
  • 五、總結與趨勢觀察
  • 附錄：完整信源清單

一、開源社群與軟體生態

1.1 香山昆明湖開源核高節奏迭代：XiangShan 主倉一日 10+ 提交，向量指令異常處理密集修復

日期：2026-09-02（北京時間為 09-02 09:57 至 09-03 01:47 連續提交）　來源：GitHub openxiangshan/XiangShan commits、openxiangshan 組織倉庫

中國科學院計算所主導的開源高效能 RISC-V 處理器核 XiangShan（昆明湖架構）在視窗內保持高節奏開發，主倉一日合入 10+ 提交，集中在向量指令與異常處理的正確性修復：

  • 指令解碼側：修復 VMSGTU.VI 等向量比較指令立即數符號擴充套件問題（SelImmField/ImmIsUnsign5b）、VSetFuncUnit 增加 vill 運算元檢查、VsetDecoder 在 VS（向量狀態）關閉時正確觸發非法指令異常——向量擴充套件功能與狀態機語義持續收緊；
  • 執行單元側：修復 AtomicsUnit 原子操作異常生成邏輯、LoadUnit 非對齊重放時保留頭部 TLB 後設資料；
  • 微架構與驗證基建：DecodeStage 增加暫存器級暫存器切時序路徑、dramsim3 在時鐘沿取樣 Verilator DPI、新增”學生覆蓋率學習器”（feat(BOP)）實驗特性。

配套倉庫同步重新整理：ready-to-run（bump NEMU 引用，16:44 UTC）、NEMU、XSCache、workload-builder、GEM5 均在視窗內有 push，表明”處理器+模擬器+映象”開發閉環全線活躍。昆明湖（Kunminghu）後續版本的向量與可靠性打磨仍在進行中，這與 RVA23/RVV 生態軟體（昨日 NVIDIA CUDA 對 RISC-V 主機 CPU 的 RVA23 要求）形成呼應。

1.2 The Chip Letter 讀者復投：對”RISC-V 20 年後成為主流”的信心三年下滑 22 個百分點

日期：2026-09-02（釋出與 HN 熱帖同日）　來源：The Chip Letter（Babbage）、Hacker News

半導體行業通訊 The Chip Letter 在 2023 年 8 月與 2026 年 8 月向讀者做了同一道投票：”20 年後（2043 年）RISC-V 是否會成為標準或最流行的指令集？”結果對比明顯：2023 年多數讀者認為會；2026 年該比例跌破半數，下滑約 22 個百分點。作者 Babbage 給出兩個解釋：其一，AI 大規模投資吸走了本可能投向 RISC-V 的資源與注意力，RISC-V 在許多加速器中只扮演配角；其二，RISC-V 的發展高度依賴對手強弱——過去三年英特爾強勢復甦，Arm 自研伺服器 SoC 與 NVIDIA 等高效能核也在進步，兩相疊加使 RISC-V”心智份額”流失。評論區觀點分化：有讀者認為 RISC-V 無恆定面積/效能優勢、最好情況是蔓延於愛好者市場；亦有讀者以樂鑫 ESP32-C3/C6 為例強調其”便宜、夠用”在成本敏感市場的價值。該調查雖是社群觀點而非事實資料，但”AI 時代敘事與心智份額”對 RISC-V 高階化程序的潛在影響值得持續跟蹤。

1.3 ship-your-interpreter：Lean 4 + Sail RV64D 模型對 RISC-V 二進位制做 CompCert 式精化證明

日期：2026-09-02/03（新倉庫，視窗內更新）　來源：GitHub BasisResearch/ship-your-interpreter

新開源專案 ship-your-interpreter 代表一種形式化驗證新思路：”不要驗證直譯器原始碼，直接驗證直譯器二進位制”。專案把一個 WHILE 語言直譯器編譯成裸機 RV64 ELF（經 HTIF 做 I/O），再用 Lean 4 嵌入 Sail 生成的 RISC-V RV64D 指令集模型，以 CompCert 式前向模擬證明”歸納大步驟語義抽象了機器行為”：核心定理保證所有可派生行為都能在機器上停機（且退出碼 0），不可派生的程式永不乾淨停機。倉庫自述全部構建零 sorry、零公理（僅經典選擇引理），未完成的義務以 Prop 型定義如實記錄而非用 sorry 掩蓋；配套有 fuzzer/SMT/census 驗證棧與逐函式模擬引理（約 500 個解碼錶模組）。這為”二進位制級 RISC-V 軟體正確性”提供了 Lean 生態裡少見的端到端參考實現，與 RISC-V 形式化（ACT、Sail）工具鏈互補。倉庫尚新（star 數低），屬值得關注的早期專案。

二、產品與生態動態

2.1 晶心 Andes 引入 agentic AI 平臺 ChipAgents：定製處理器設計時間減約 30%、驗證週期縮至約 3 周

日期：2026-09-02（晶心官網新聞）　來源：晶心科技 Andes 官網、Dealroom 轉載

RISC-V 國際基金會創始首席會員、全球主要 RISC-V CPU IP 供應商之一的晶心科技（Andes Technology，臺灣證交所 6533）宣佈在其定製處理器設計流程中採用 agentic AI 平臺 ChipAgents，成效顯著：定製處理器設計時間縮短約 30%，原本長達數月的驗證工作流壓縮到約三週。這是又一家頭部 CPU IP 廠商將”AI 智慧體輔助晶片設計/驗證”寫入官方流程，與此前多家 EDA/設計服務公司推行 AI-for-chip-design 的趨勢一致；對晶心而言，其商業模式高度依賴為客戶做 AndesCore 定製化（指令擴充套件、SoC 整合），驗證自動化直接轉化為交付週期競爭力。ChipAgents 為第三方 agentic AI 平臺（面向晶片設計的智慧體平臺）。當前公開資訊以廠商口徑為主，具體方法論細節待後續披露。

三、國內團隊動態與深挖

3.1 靈睿智芯：P100 國產伺服器級 RISC-V 核心技術細節公開，國內首個動態 SMT4 落地，測試片即將流片

日期：2026-09-02（觀察者網深度專訪）　來源：觀察者網、新浪財經轉載、老杳吧/愛集微、中國日報網 2026-07 融資報道

成立不足兩年的國產晶片創業公司靈睿智芯透過觀察者網專訪首次系統公開其全棧自研的伺服器級 RISC-V CPU 核心 P100（2026 年初發布 v1，測試片即將流片）。核心賣點為面向智慧體（Agent）負載的動態 SMT4：單核最高 4 執行緒，可依據工作負載在 SMT1~SMT4 間實時動態切換、無需重啟系統——公司稱這是國內首個成熟落地的動態 SMT 技術（文中稱”國產 SMT 技術路線唯一的標杆產品”，屬公司口徑）。其餘規格：20 級以上亂序超標量流水線、8 譯碼 10 發射、TAGE 分支預測，單核效能宣稱超 20/GHz（SPEC CPU2006）；面向智慧體長鏈路無人值守場景強化企業級 RAS（端到端錯誤檢測、硬體級錯誤隔離、出錯指令自動重執行的核心自動恢復）；基於 RISC-V 開放指令集預留自定義擴充套件介面，支援客戶在流水線內整合專用加速單元。

公司敘事背景：CPU 在智慧體執行中的價值重估（任務拆解、工具呼叫、沙盒生命週期等控制流負載，引英特爾/佐治亞理工研究稱 CPU 側執行時間佔比 50%~90.6%），伺服器 CPU/GPU 配比從約 1:4 向 1:1 傾斜；摩根士丹利預測 2031 年智慧體驅動 CPU 增量市場 325~600 億美元。市場策略：長期以 CPU 產品銷售為主、短期選擇性做 IP 授權（面向 DPU、自動駕駛、具身智慧大腦、AI 加速晶片，不授權通用 CPU 競品）；深度繫結國產工藝；壁仞科技等國產 GPU 廠商參與其數億元 Pre-A 輪融資（2026-07 官宣），雙方聯合最佳化”CPU+GPU”排程、打造國產智慧體算力一體機。路線圖：基於 P100 的 128 核伺服器級 CPU 預計 2027 年流片、2028 年量產；面向具身智慧與端側推理的領域增強處理器同步推進。說明：靈睿智芯此前未被本系列日報收錄，本期為該團隊首次入報；技術指標多為公司自述，量產驗證前宜持保留態度，但其”智慧體原生 CPU + SMT”定位為國產 RISC-V 伺服器敘事提供了新樣本。

3.2 算能：LLM-TPU 新增微軟 Mage-VL 流式多模態部署，附預編譯 bmodel

日期：2026-09-02　來源：GitHub sophgo/LLM-TPU、Mage-VL 專案頁（微軟）、arXiv:2607.24904

算能（SOPHGO）開源模型部署棧 LLM-TPU（面向 BM1684X/BM1688/CV186X 系列 TPU）視窗內合入 Mage-VL 部署支援：commit 顯示新增 Mage-VL 流式（streaming）推理 demo，並附帶預編譯 bmodel 下載連結（07:38 UTC 更新 README）。Mage-VL 是微軟 2026 年 7 月開源的”codec-native”流式多模態基礎模型（arXiv:2607.24904），主打面向實時影片/事件流的低延遲多模態推理。這意味著算能 TPU 側的 VLM 覆蓋從靜態圖文進一步延伸到流式影片理解場景，且以預編譯模型降低使用者部署門檻。結合算能近期 CV84X6 規格落地與 sophon-tools 維護（昨日已報），其 AI 軟體棧仍處於高頻迭代期。

3.3 國內團隊 GitHub 綜合核查：平頭哥補交 hypervisor 測試套件，其餘多為文件與同步

日期：2026-09-02/03　來源：XUANTIE-RV/damo-rv-priv-ats、Nuclei-Software、spacemit-com、sipeed、eswincomputing 等組織 repos API

對十家國內 RISC-V 團隊 GitHub 組織做視窗核查（pushed_at ≥ 09-02 08:18 北京時間）：

  • 平頭哥（XUANTIE-RV，72 倉庫）：唯一實質提交在 damo-rv-priv-ats（2026-06 建倉、C 語言、公開 star 數低）——”Added more Hyprevisor test suites (#26)”（09-02 09:45 CST）。該倉庫疑為達摩院/平頭哥側 RISC-V 特權架構（hypervisor/地址轉換）測試套件的公開化專案，屬內部工具外溢，資訊量有限；
  • 香山（openxiangshan）：見 1.1，視窗內最活躍；
  • 芯來（Nuclei-Software，42 倉庫）：僅 lauterbach-startup（Lauterbach 偵錯程式啟動配置）一筆 push，常規維護；
  • 進迭時空（spacemit-com）：docs-bianbu / docs-chip / docs-ros 三處文件倉庫更新（Bianbu 系統、晶片手冊、ROS 文件）及 edk2-platforms 同步，延續文件補全節奏（昨日已報 K3 UEFI/P3 手冊）；
  • 算能（sophgo）：見 3.2；矽速（sipeed）：maix_ax620e_sdk_kernel 核心 SDK 更新；賽昉（starfive-tech）：u-boot 倉庫 push（疑非預設分支/上游同步）；RevyOS：linux fork 核心同步；奕斯偉計算（eswincomputing）：無 push。

結論：除香山與算能外，國內團隊視窗內無架構級或產品級新動態，延續大版本釋出後的常規平靜期。

四、具身智慧與機器人專章

4.1 MIPS（by GF）釋出 Acies / Actus / Aegis 三大 Physical AI 平臺，RISC-V 高層生態背書

日期：2026-09-02（美西，北京時間 09-03 凌晨）　來源：Business Wire 通稿、Yahoo Finance 轉載

GlobalFoundries 旗下 MIPS（已全面轉向 RISC-V 架構，8 月剛晉升 RISC-V 國際基金會頂級會員並出任董事會副主席，本系列 08-29 已報）釋出面向 Physical AI 的三個”工作負載原生（workload-native）”開發者平臺，把 AI 能力下沉到工業機器、交通工具與嵌入式系統：

  • MIPS Acies：推理原生（Inference-Native）——面向現代邊緣工作負載的 AI 推理開發者平臺，含開放、基於標準的 NPU 與開放軟體棧；
  • MIPS Actus：事件原生（Event-Native）——面向運動控制、感測器融合、預測性維護等事件驅動嵌入式應用的實時開發者平臺；
  • MIPS Aegis：安全原生（Safety-Native）——面向需要低延遲與 agentic（智慧體式）處理的任務關鍵型 Physical AI 系統。

MIPS CEO Sameer Wasson 稱計算平臺需隨工作負載而變，MIPS 以”開放、軟體優先”平臺提供統一底座，把”效率與 tokens-per-watt”作為技術基石；平臺依託 RISC-V 開放特性 + GF 製程/封裝/製造能力，交付 AI 與處理器 IP、工作負載建模與定製晶片（software-to-silicon）的一體化路徑。值得注意的背書陣容：AMD 嵌入式矽營銷總監 Manuel Uhm 與 MediaTek 聯合 COO/CFO David Ku 均發來對 RISC-V 生態與 MIPS 承諾的歡迎表態——與昨日報道的 NVIDIA CUDA-on-RISC-V 要求清單、MediaTek-NVIDIA NVLink Fusion 合作（08-31）相互印證：Physical AI/具身智慧正成為 RISC-V 高階化最重要的敘事與戰場。平臺具體落地客戶與時間表尚未披露。

本視窗 RISC-V 側無其他具身智慧硬體新品；MIPS 平臺化釋出與國內”智慧體 CPU”敘事（見 3.1）共同指向：RISC-V 正以”面向物理世界與智慧體的專用算力”身份切入機器人/具身智慧，而非僅靠通用核價效比。

五、總結與趨勢觀察

  1. 兩條主線並進：Physical AI 平臺化（西方）與智慧體 CPU（中國）。MIPS 三平臺（Acies/Actus/Aegis）把”推理+實時+安全”打包成 RISC-V Physical AI 開發底座；國內靈睿智芯以”動態 SMT4 智慧體原生 CPU”敘事入局。疊加昨日 NVIDIA 公佈 CUDA 移植 RISC-V 主機 CPU 的硬性要求（RVA23/ACPI/一致性），高階 RISC-V 的商業敘事正圍繞 AI 資料中心與具身智慧快速成型。
  2. 警惕”心智份額”回落訊號。The Chip Letter 三年兩次讀者投票顯示對 RISC-V 二十年後主流的信心下滑 22 個百分點，作者歸因於 AI 投資分流與 x86/Arm 反撲——觀點調查不代表事實，但提醒生態在技術推進之外也需爭奪敘事。
  3. 開源核迭代不停：香山昆明湖視窗內 10+ 提交集中於向量指令異常正確性與可靠性；形式化驗證（ship-your-interpreter 的二進位制級精化證明）與 AI 輔助設計（晶心×ChipAgents）成為軟體與設計效率的新槓桿。
  4. 國內團隊整體處於釋出後平靜期，值得標記的下一步節點：靈睿智芯 P100 測試片流片、賽昉天樞-100 客戶晶片進展、香山後續版本、算能 CV84X 量產配套。

附錄：完整信源清單

信源 核查結果
gnews “RISC-V” when:1d（9 條） 高通 Dragonwing（09-01 已報，剔除）、MIPS Physical AI（收錄 4.1）、Qwen LLM/GPU 線圈噪音（剔除）、GCC17 ACE（x86 特性，剔除）、Andes×ChipAgents 相關（收錄 2.1）
gnews SiFive when:3d 僅市場報告與 NVIDIA-MediaTek（08-31 舊聞，昨已報），無視窗新增
gnews “RISC-V Summit” when:7d / Milk-V / SpacemiT / SOPHGO when:7d 無有效命中（高峰會 Europe 2026 實為 6 月博洛尼亞舊聞，非本視窗事件）
gnews Andes when:3d 無有效命中（舊查詢已知智利 Andes 儲能同名噪音）
gnews 平頭哥/香山/算能/芯來/進迭 when:7d 噪音為主（香山=北京香山論壇、算能=智算中心/博彩），有效命中：觀察者網靈睿智芯專訪（收錄 3.1）、電子工程專輯 RISC-V 綜述（6 月 Summit Europe 舊聞重發，剔除）
HN 僅 2 條：The Chip Letter 投票結果（收錄 1.2）、SERV 教學核重發（舊專案，剔除）
GitHub org 掃描（10 家） 香山 11 倉庫、樂鑫 31 倉庫（多為上游同步/工具鏈 fork，無專項新動態）在視窗活躍；平頭哥/芯來/算能/進迭/矽速/賽昉/RevyOS 各 1 筆；奕斯偉 0 筆（詳見 3.3）
GitHub 新倉庫 ship-your-interpreter（收錄 1.3）；BasisResearch 新專案、star 數低，作早期專案觀察