모니터링 기간: 지난 24시간 (2026-09-02 08:18 ~ 2026-09-03 08:18, 베이징 시간) 출처: HN, Google News 집계, CNX Software, EE Times 계열, Business Wire, Guancha/Sina Finance/Lao Yao Ba, GitHub API (org 저장소 및 커밋 검색) 등 (상세 내용은 부록 참조)

이번 호 인덱스

    1. 오픈소스 커뮤니티와 소프트웨어 생태계
      • XiangShan 쿤밍후 오픈소스 코어 고강도 반복: XiangShan 메인 저장소 하루 10+ 커밋, 벡터 명령어 예외 처리 집중 수정 (09-02)
      • The Chip Letter 독자 재투표: “RISC-V가 20년 후 주류가 된다”에 대한 신뢰 3년간 22%p 하락 (09-02)
      • ship-your-interpreter: Lean 4 + Sail RV64D 모델로 RISC-V 바이너리에 CompCert식 정교화 증명 (09-03)
    1. 제품 및 생태계 동향
      • Andes, agentic AI 플랫폼 ChipAgents 도입: 맞춤형 프로세서 설계 시간 약 30% 단축, 검증 주기 약 3주로 축소 (09-02)
    1. 국내 팀 동향 및 심층 분석
      • Lingrui Zhixin: P100 국산 서버급 RISC-V 코어 기술 세부사항 공개, 국내 최초 동적 SMT4 구현, 테스트 칩 곧 테이프아웃 예정 (09-02)
      • Sophon: LLM-TPU에 Microsoft Mage-VL 스트리밍 멀티모달 배포 추가, 사전 컴파일된 bmodel 포함 (09-02)
      • 국내 팀 GitHub 종합 점검: T-Head가 하이퍼바이저 테스트 스위트 추가 제출, 나머지는 대부분 문서 및 동기화 (09-02/03)
    1. 임바디드 인텔리전스 및 로봇 특별 챕터
      • MIPS (by GF), Acies / Actus / Aegis 3대 Physical AI 플랫폼 발표, RISC-V 상위 생태계 지원 (09-02/03)
    1. 요약 및 트렌드 관찰
  • 부록: 전체 출처 목록

1. 오픈소스 커뮤니티와 소프트웨어 생태계

1.1 XiangShan 쿤밍후 오픈소스 코어 고강도 반복: XiangShan 메인 저장소 하루 10+ 커밋, 벡터 명령어 예외 처리 집중 수정

날짜: 2026-09-02 (베이징 시간 09-02 09:57부터 09-03 01:47까지 연속 커밋)　출처: GitHub openxiangshan/XiangShan commits, openxiangshan 조직 저장소

중국과학원 컴퓨팅기술연구소가 주도하는 오픈소스 고성능 RISC-V 프로세서 코어 XiangShan (쿤밍후 아키텍처)이 모니터링 기간 동안 높은 개발 속도를 유지했으며, 메인 저장소에 하루 10+ 커밋이 병합되었고, 벡터 명령어와 예외 처리의 정확성 수정에 집중되었다:

  • 명령어 디코드 측: VMSGTU.VI 등 벡터 비교 명령어의 즉시값 부호 확장 문제 수정 (SelImmField/ImmIsUnsign5b), VSetFuncUnit에 vill 오퍼랜드 검사 추가, VsetDecoder가 VS(벡터 상태) 비활성화 시 올바르게 불법 명령어 예외를 트리거하도록 수정——벡터 확장 기능과 상태 머신 시맨틱이 지속적으로 강화되고 있음;
  • 실행 유닛 측: AtomicsUnit 원자 연산 예외 생성 로직 수정, LoadUnit 비정렬 리플레이 시 헤더 TLB 메타데이터 유지;
  • 마이크로아키텍처 및 검증 인프라: DecodeStage에 레지스터 수준 레지스터 전환 타이밍 경로 추가, dramsim3가 클럭 에지에서 Verilator DPI 샘플링, 새로운 “학생 커버리지 학습기” (feat(BOP)) 실험 기능 추가.

관련 저장소도 동기화 갱신: ready-to-run (NEMU 참조 bump, 16:44 UTC), NEMU, XSCache, workload-builder, GEM5 모두 모니터링 기간 내에 push가 있어 “프로세서+시뮬레이터+이미지” 개발 폐쇄 루프가 전반적으로 활발함을 보여준다. 쿤밍후(Kunminghu) 후속 버전의 벡터 및 신뢰성 다듬기가 여전히 진행 중이며, 이는 RVA23/RVV 생태계 소프트웨어 (어제 NVIDIA CUDA의 RISC-V 호스트 CPU에 대한 RVA23 요구사항)와 호응을 이룬다.

1.2 The Chip Letter 독자 재투표: “RISC-V가 20년 후 주류가 된다”에 대한 신뢰 3년간 22%p 하락

날짜: 2026-09-02 (발표 및 HN 인기 게시물 동일 날짜)　출처: The Chip Letter (Babbage), Hacker News

반도체 업계 뉴스레터 The Chip Letter는 2023년 8월과 2026년 8월에 독자들에게 동일한 투표를 진행했습니다: “20년 후(2043년) RISC-V가 표준 또는 가장 널리 쓰이는 명령어 집합이 될 것인가?” 결과 대비는 뚜렷합니다: 2023년에는 다수 독자가 그럴 것이라고 봤지만, 2026년에는 그 비율이 절반 아래로 떨어져 약 22퍼센트포인트 하락했습니다. 저자 Babbage는 두 가지 해석을 제시합니다: 첫째, AI 대규모 투자가 RISC-V에 돌아갔을 자원과 관심을 흡수했고, RISC-V는 많은 가속기에서 조연 역할만 맡고 있습니다; 둘째, RISC-V의 발전은 경쟁자의 강약에 크게 의존합니다. 지난 3년간 인텔이 강하게 회복했고, Arm의 자체 서버 SoC와 NVIDIA 등의 고성능 코어도 진전을 보이면서 두 요인이 겹쳐 RISC-V의 “마인드셰어”가 유출되었습니다. 댓글란의 의견은 갈립니다: 일부 독자는 RISC-V에 일정한 면적/성능 우위가 없고 최선의 경우 애호가 시장에 퍼지는 정도라고 봅니다; 다른 독자는 Espressif ESP32-C3/C6를 예로 들며 “저렴하고 충분함”이 비용 민감 시장에서 갖는 가치를 강조합니다. 이 조사는 사실 데이터가 아니라 커뮤니티 의견이지만, “AI 시대의 내러티브와 마인드셰어”가 RISC-V 고급화 과정에 미칠 잠재적 영향을 지속 추적할 가치가 있습니다.

1.3 ship-your-interpreter: Lean 4 + Sail RV64D 모델로 RISC-V 바이너리에 CompCert식 정교화 증명

날짜: 2026-09-02/03(신규 저장소, 모니터링 기간 내 업데이트)　출처: GitHub BasisResearch/ship-your-interpreter

신규 오픈소스 프로젝트 ship-your-interpreter는 형식 검증의 새로운 접근을 대표합니다: “인터프리터 소스 코드를 검증하지 말고, 인터프리터 바이너리를 직접 검증하라.” 이 프로젝트는 WHILE 언어 인터프리터를 베어메탈 RV64 ELF(HTIF를 통한 I/O)로 컴파일한 뒤, Lean 4에 내장된 Sail 생성 RISC-V RV64D 명령어 집합 모델을 사용해 CompCert식 전방 시뮬레이션으로 “귀납적 대단계 의미론이 기계 동작을 추상화한다”는 것을 증명합니다: 핵심 정리는 모든 도출 가능한 동작이 기계에서 정지(종료 코드 0)할 수 있음을 보장하고, 도출 불가능한 프로그램은 결코 깨끗하게 정지하지 않음을 보장합니다. 저장소 설명에 따르면 전체 빌드는 sorry 없음, 공리 없음(고전적 선택 보조정리만 사용)이며, 미완성 의무는 sorry로 감추지 않고 Prop 타입 정의로 사실대로 기록합니다; fuzzer/SMT/census 검증 스택과 함수별 시뮬레이션 보조정리(약 500개 디코딩 테이블 모듈)가 함께 제공됩니다. 이는 “바이너리 수준 RISC-V 소프트웨어 정확성”을 위한 Lean 생태계에서 보기 드문 엔드투엔드 참조 구현을 제공하며, RISC-V 형식화(ACT, Sail) 툴체인과 상호 보완적입니다. 저장소는 아직 새것(star 수 낮음)으로, 주목할 만한 초기 프로젝트입니다.

2. 제품 및 생태계 동향

2.1 Andes, agentic AI 플랫폼 ChipAgents 도입: 맞춤형 프로세서 설계 시간 약 30% 단축, 검증 주기 약 3주로 축소

날짜: 2026-09-02(Andes 공식 웹사이트 뉴스)　출처: Andes Technology 공식 웹사이트, Dealroom 재게시

RISC-V 인터내셔널 재단 창립 프리미어 멤버이자 글로벌 주요 RISC-V CPU IP 공급업체 중 하나인 Andes Technology(대만 증권거래소 6533)가 맞춤형 프로세서 설계 흐름에 agentic AI 플랫폼 ChipAgents를 도입해 뚜렷한 성과를 냈다고 발표했습니다: 맞춤형 프로세서 설계 시간이 약 30% 단축되었고, 기존에 수개월에 달하던 검증 워크플로가 약 3주로 압축되었습니다. 이는 또 하나의 선도적 CPU IP 업체가 “AI 에이전트 보조 칩 설계/검증”을 공식 프로세스에 명시한 사례로, 앞서 여러 EDA/설계 서비스 기업이 추진한 AI-for-chip-design 흐름과 일치합니다; Andes에게 비즈니스 모델은 고객을 위한 AndesCore 맞춤화(명령어 확장, SoC 통합)에 크게 의존하므로, 검증 자동화는 곧 납기 경쟁력으로 직결됩니다. ChipAgents는 제3자 agentic AI 플랫폼(칩 설계를 겨냥한 에이전트 플랫폼)입니다. 현재 공개 정보는 주로 제조사 설명 위주이며, 구체적 방법론 세부는 후속 공개를 기다려야 합니다.

3. 국내 팀 동향 및 심층 분석

3.1 Lingrui Zhixin: P100 국산 서버급 RISC-V 코어 기술 세부 공개, 국내 최초 동적 SMT4 구현, 테스트 칩 곧 테이프아웃

날짜: 2026-09-02(관찰자망 심층 인터뷰)　출처: 관찰자망, 신랑재경 전재, 라오야오바/아이지웨이, 차이나데일리망 2026-07 펀딩 보도

설립 2년 미만의 국산 칩 스타트업 Lingrui Zhixin은 관찰자망 인터뷰를 통해 자체 풀스택 개발 서버급 RISC-V CPU 코어 P100(2026년 초 v1 발표, 테스트 칩 곧 테이프아웃 예정)을 처음으로 체계적으로 공개했다. 핵심 셀링 포인트는 에이전트(Agent) 워크로드에 특화된 동적 SMT4: 단일 코어 최대 4스레드, 워크로드에 따라 SMT1~SMT4 사이를 실시간 동적 전환 가능하며 시스템 재시작이 불필요하다——회사는 이를 국내 최초로 성숙하게 구현된 동적 SMT 기술이라고 주장한다(기사 중 “국산 SMT 기술 노선의 유일한 벤치마크 제품”이라는 표현은 회사 측 입장). 나머지 사양: 20단 이상 아웃오브오더 슈퍼스칼라 파이프라인, 8디코드 10발행, TAGE 분기 예측, 단일 코어 성능 20/GHz 초과 주장(SPEC CPU2006); 에이전트 장시간 무인 운영 시나리오를 위한 엔터프라이즈급 RAS 강화(엔드투엔드 오류 검출, 하드웨어급 오류 격리, 오류 명령 자동 재실행을 통한 커널 자동 복구); RISC-V 개방형 명령어 세트 기반 커스텀 확장 인터페이스 예약으로 고객이 파이프라인 내에 전용 가속 유닛 통합 지원.

회사 서사 배경: 에이전트 실행에서의 CPU 가치 재평가(작업 분해, 도구 호출, 샌드박스 수명주기 등 제어 흐름 워크로드, Intel/Georgia Tech 연구 인용으로 CPU 측 실행 시간 비중 50%~90.6% 주장), 서버 CPU/GPU 비율이 약 1:4에서 1:1로 기울어지는 추세; Morgan Stanley는 2031년 에이전트 구동 CPU 증분 시장을 325~600억 달러로 예측. 시장 전략: 장기적으로 CPU 제품 판매 중심, 단기적으로 선택적 IP 라이선싱(DPU, 자율주행, 임바디드 인텔리전스 브레인, AI 가속 칩 대상, 범용 CPU 경쟁 제품에는 라이선싱하지 않음); 국산 공정과 깊이 결합; Biren Technology 등 국산 GPU 업체가 수억 위안 규모 Pre-A 라운드 펀딩에 참여(2026-07 공식 발표), 양측은 “CPU+GPU” 스케줄링 공동 최적화 및 국산 에이전트 컴퓨팅 일체형 머신 구축. 로드맵: P100 기반 128코어 서버급 CPU는 2027년 테이프아웃, 2028년 양산 예정; 임바디드 인텔리전스 및 엣지 추론용 도메인 강화 프로세서도 동시 추진. 설명: Lingrui Zhixin은 이전에 본 시리즈 데일리 리포트에 수록된 적이 없으며, 이번 호가 해당 팀의 첫 수록이다; 기술 지표는 대부분 회사 자체 주장이므로 양산 검증 전까지는 유보적으로 볼 필요가 있으나, “에이전트 네이티브 CPU + SMT” 포지셔닝은 국산 RISC-V 서버 서사에 새로운 샘플을 제공한다.

3.2 SOPHGO: LLM-TPU에 Microsoft Mage-VL 스트리밍 멀티모달 배포 추가, 사전 컴파일된 bmodel 포함

날짜: 2026-09-02　출처: GitHub sophgo/LLM-TPU, Mage-VL 프로젝트 페이지(Microsoft), arXiv:2607.24904

SOPHGO의 오픈소스 모델 배포 스택 LLM-TPU(BM1684X/BM1688/CV186X 시리즈 TPU 대상)가 모니터링 기간 내에 Mage-VL 배포 지원을 병합했다: commit에 Mage-VL 스트리밍(streaming) 추론 demo가 추가되었으며 사전 컴파일된 bmodel 다운로드 링크가 첨부되어 있다(07:38 UTC README 업데이트). Mage-VL은 Microsoft가 2026년 7월 오픈소스화한 “codec-native” 스트리밍 멀티모달 파운데이션 모델(arXiv:2607.24904)로, 실시간 비디오/이벤트 스트림 대상 저지연 멀티모달 추론을 주력으로 한다. 이는 SOPHGO TPU 측의 VLM 커버리지가 정적 이미지-텍스트에서 스트리밍 비디오 이해 시나리오로 더 확장되었음을 의미하며, 사전 컴파일된 모델로 사용자 배포 장벽을 낮추었다. SOPHGO의 최근 CV84X6 사양 확정 및 sophon-tools 유지보수(어제 이미 보도)와 결합하면, 해당 AI 소프트웨어 스택은 여전히 고빈도 반복 개발 기간에 있다.

3.3 국내 팀 GitHub 종합 점검: Pingtouge가 hypervisor 테스트 스위트 추가 제출, 나머지는 대부분 문서 및 동기화

날짜: 2026-09-02/03　출처: XUANTIE-RV/damo-rv-priv-ats, Nuclei-Software, spacemit-com, sipeed, eswincomputing 등 조직 repos API

10개 국내 RISC-V 팀 GitHub 조직에 대한 모니터링 기간 점검 (pushed_at ≥ 09-02 08:18 베이징 시간):

  • 핑터우거 (XUANTIE-RV, 72 저장소): 유일한 실질 커밋은 damo-rv-priv-ats (2026-06 저장소 생성, C 언어, 공개 star 수 낮음) — “Added more Hyprevisor test suites (#26)” (09-02 09:45 CST). 해당 저장소는 다모아카데미/핑터우거 측 RISC-V 특권 아키텍처 (hypervisor/주소 변환) 테스트 스위트의 공개화 프로젝트로 추정되며, 내부 도구의 외부 유출 성격으로 정보량은 제한적;
  • 샹산 (openxiangshan): 1.1 참조, 모니터링 기간 내 가장 활발;
  • 누클레이 (Nuclei-Software, 42 저장소): lauterbach-startup (Lauterbach 디버거 시작 구성) 단 한 건의 push, 통상적 유지보수;
  • 진뎨스공 (spacemit-com): docs-bianbu / docs-chip / docs-ros 세 곳의 문서 저장소 업데이트 (Bianbu 시스템, 칩 매뉴얼, ROS 문서) 및 edk2-platforms 동기화, 문서 보완 리듬 지속 (어제 이미 K3 UEFI/P3 매뉴얼 보고);
  • 쏘팡 (sophgo): 3.2 참조; 시수 (sipeed): maix_ax620e_sdk_kernel 커널 SDK 업데이트; 싱싱 (starfive-tech): u-boot 저장소 push (기본 브랜치/업스트림 동기화가 아닐 가능성); RevyOS: linux fork 커널 동기화; 이쓰웨이컴퓨팅 (eswincomputing): push 없음.

결론: 샹산과 쏘팡을 제외하면 국내 팀들은 모니터링 기간 내 아키텍처급 또는 제품급 신규 동향이 없으며, 대버전 릴리스 이후의 통상적인 정적기가 이어지고 있다.

4. 임바디드 AI와 로보틱스 특별 장

4.1 MIPS (by GF), Acies / Actus / Aegis 세 가지 Physical AI 플랫폼 발표, RISC-V 상위 생태계 지지 확보

날짜: 2026-09-02 (미국 서부, 베이징 시간 09-03 새벽)　출처: Business Wire 보도자료, Yahoo Finance 전재

GlobalFoundries 산하 MIPS (전면적으로 RISC-V 아키텍처로 전환 완료, 8월에 RISC-V 국제재단 최상위 회원으로 승격되어 이사회 부의장에 취임, 본 시리즈 08-29에 이미 보도)가 Physical AI를 겨냥한 세 가지 “워크로드 네이티브 (workload-native)” 개발자 플랫폼을 발표하며, AI 역량을 산업용 기계, 교통수단, 임베디드 시스템으로까지 확장한다:

  • MIPS Acies: Inference-Native (추론 네이티브) — 현대적 엣지 워크로드를 위한 AI 추론 개발자 플랫폼으로, 개방적이고 표준 기반의 NPU와 개방형 소프트웨어 스택을 포함;
  • MIPS Actus: Event-Native (이벤트 네이티브) — 모션 컨트롤, 센서 퓨전, 예측 유지보수 등 이벤트 기반 임베디드 애플리케이션을 위한 실시간 개발자 플랫폼;
  • MIPS Aegis: Safety-Native (안전 네이티브) — 저지연과 agentic (에이전트형) 처리가 필요한 미션 크리티컬 Physical AI 시스템을 위한 플랫폼.

MIPS CEO Sameer Wasson은 컴퓨팅 플랫폼이 워크로드에 따라 변해야 한다고 밝히며, MIPS는 “개방형, 소프트웨어 우선” 플랫폼으로 통합 기반을 제공하고 “효율성과 tokens-per-watt”를 기술 토대로 삼는다. 플랫폼은 RISC-V 개방형 특성 + GF 공정/패키징/제조 역량을 기반으로 AI 및 프로세서 IP, 워크로드 모델링, 맞춤형 칩(software-to-silicon)의 일체화 경로를 제공한다. 주목할 만한 지지 진영: AMD 임베디드 실리콘 마케팅 디렉터 Manuel Uhm과 MediaTek 공동 COO/CFO David Ku 모두 RISC-V 생태계와 MIPS 약속에 대한 환영 입장을 전달 — 이는 어제 보도된 NVIDIA CUDA-on-RISC-V 요구사항 목록, MediaTek-NVIDIA NVLink Fusion 협력(08-31)과 상호 검증된다: Physical AI/임바디드 인텔리전스가 RISC-V 고급화의 가장 중요한 내러티브이자 전장이 되고 있다. 플랫폼의 구체적 고객사와 일정은 아직 공개되지 않았다.

이번 모니터링 기간 RISC-V 측에는 다른 임바디드 인텔리전스 하드웨어 신제품이 없었다. MIPS의 플랫폼화 발표와 국내 “에이전트 CPU” 내러티브(3.1 참조)는 공동으로 다음을 가리킨다: RISC-V가 “물리 세계와 에이전트를 위한 전용 연산력” 정체성으로 로봇/임바디드 인텔리전스에 진입하고 있으며, 범용 코어 가성비에만 의존하는 것이 아니다.

5. 요약 및 트렌드 관찰

  1. 두 가지 주선이 병행: Physical AI 플랫폼화(서구)와 에이전트 CPU(중국). MIPS의 세 플랫폼(Acies/Actus/Aegis)은 “추론+실시간+보안”을 묶어 RISC-V Physical AI 개발 기반으로 패키징한다. 국내 Lingrui Zhixin은 “동적 SMT4 에이전트 네이티브 CPU” 내러티브로 진입했다. 어제 NVIDIA가 CUDA를 RISC-V 호스트 CPU로 이식하기 위한 강제 요구사항(RVA23/ACPI/일관성)을 공개한 것과 겹쳐, 고급 RISC-V의 상업적 내러티브가 AI 데이터센터와 임바디드 인텔리전스를 중심으로 빠르게 형성되고 있다.
  2. “마인드셰어” 하락 신호에 주의. The Chip Letter의 3년 간 두 차례 독자 투표는 RISC-V가 20년 후 주류가 될 것이라는 신뢰가 22%포인트 하락했음을 보여준다. 저자는 AI 투자 분산과 x86/Arm의 반격을 원인으로 꼽는다 — 의견 조사가 사실을 대표하지는 않지만, 생태계가 기술 진전 외에도 내러티브 쟁탈이 필요함을 상기시킨다.
  3. 오픈소스 코어 반복은 멈추지 않음: Xiangshan Kunminghu는 모니터링 기간 내 10+ 커밋이 벡터 명령 예외 정확성과 신뢰성에 집중되었다. 형식 검증(ship-your-interpreter의 바이너리 수준 정교화 증명)과 AI 보조 설계(Andes×ChipAgents)가 소프트웨어와 설계 효율성의 새로운 지렛대가 되고 있다.
  4. 국내 팀은 전반적으로 발표 후 정체기에 있으며, 표시할 만한 다음 단계 노드: Lingrui Zhixin P100 테스트 칩 테이프아웃, StarFive Tianshu-100 고객 칩 진척, Xiangshan 후속 버전, Sophgo CV84X 양산 지원.

부록: 전체 출처 목록

출처 검증 결과
gnews “RISC-V” when:1d (9건) Qualcomm Dragonwing(09-01 기보도, 제외), MIPS Physical AI(4.1 수록), Qwen LLM/GPU 코일 노이즈(제외), GCC17 ACE(x86 기능, 제외), Andes×ChipAgents 관련(2.1 수록)
gnews SiFive when:3d 시장 보고서와 NVIDIA-MediaTek(08-31 구뉴스, 어제 보도)만, 모니터링 기간 신규 없음
gnews “RISC-V Summit” when:7d / Milk-V / SpacemiT / SOPHGO when:7d 유효 히트 없음(서밋 Europe 2026은 실제로 6월 볼로냐 구뉴스, 이번 모니터링 기간 이벤트 아님)
gnews Andes when:3d 유효 히트 없음(구 쿼리로 알려진 칠레 Andes 에너지 저장 동명 노이즈)
gnews Pingtouge/Xiangshan/Sophgo/Nuclei/Andes when:7d 노이즈 위주(Xiangshan=베이징 샹산 포럼, Sophgo=지능형 컴퓨팅 센터/도박), 유효 히트: Guancha Wang Lingrui Zhixin 인터뷰(3.1 수록), EE Times China RISC-V 종합(6월 Summit Europe 구뉴스 재발행, 제외)
HN 단 2건: The Chip Letter 투표 결과(1.2 수록), SERV 교육용 코어 재발행(구 프로젝트, 제외)
GitHub org 스캔(10개) Xiangshan 11개 저장소, Espressif 31개 저장소(대부분 업스트림 동기화/툴체인 fork, 특별 신규 동향 없음)가 모니터링 기간 활동; Pingtouge/Nuclei/Sophgo/Andes/Sipeed/StarFive/RevyOS 각 1건; Siwuxian 0건(3.3 참조)
GitHub 신규 저장소 ship-your-interpreter(1.3 수록); BasisResearch 신규 프로젝트, star 수 낮아 초기 프로젝트로 관찰