Ежедневный отчёт RISC-V (2026-08-14)
Окно мониторинга: последние 24 часа (2026-08-13 08:24 ~ 2026-08-14 08:20 пекинское время) Источники: HN, агрегатор Google News, CNX Software, Jon Peddie Research, официальный блог SiFive, репост HPCwire, finance.biggo.com (агрегатор системы DIGITIMES), GitHub API (T-Head/XiangShan/SpacemiT/SOPHGO/Nuclei/Espressif/ESWIN) и др. (подробнее в приложении)
1. Динамика сообщества, ядра и релизов
1.1 SiFive открыла исходный код Kernel Library (SKL): универсальная высокопроизводительная библиотека ядер для RVV (главная новость дня)
Дата: 2026-08-13 (опубликовано в официальном блоге, в тот же день освещено JPR/TipRanks и другими) Источник: официальный блог SiFive / Jon Peddie Research
SiFive объявила об открытии исходного кода SKL (SiFive Kernel Library) — библиотеки оптимизированных ядер, использовавшейся во внутренних демонстрациях производительности, — под лицензией MIT. SKL представляет собой набор высокооптимизированных вычислительных ядер для векторного расширения набора инструкций RISC-V (RVV) и собственного расширения матричного движка SiFive (серия Xsfmm), спроектированный по принципу «один файл, независимое извлечение» (достаточно скопировать три файла — kernel.c + kernel.h + skl-common.h — чтобы встроить в любой проект), не зависит от libc, не выполняет выделение памяти/IO/системные вызовы и может быть интегрирован целиком как Git-субмодуль. В настоящее время охватывает матричное умножение (GEMM, включая квантование FP16/BF16/INT8), нелинейные активации (exp/softmax/SiLU/GELU), глубокую свёртку, перемещение данных, преобразование низкоточных форматов и другие горячие точки производительности AI/ML, а также предоставляет специализированные реализации на уровне встроенного ассемблера с конвейеризацией для микроархитектуры SiFive X390, сохраняя при этом универсальные векторизованные версии RVV. Позиционирование SKL — стать базовым вычислительным фундаментом для таких фреймворков, как vLLM (переписывание paged-attention и замена операторов) и PyTorch ATen (делегирование пользовательскому бэкенду), то есть публичным слоем ядер «в стиле cuDNN/MKL» для экосистемы RISC-V, обеспечивающим единую точку сбора для распространения специализированных под процессоры реализаций различными производителями оборудования. Это ещё один крупный шаг SiFive в области открытого исходного кода в программной экосистеме после Freedom SDK в прошлом году, напрямую нацеленный на конкурентоспособность производительности вывода LLM на платформе RISC-V.
1.2 Высокопроизводительное ядро XiangShan продолжает оптимизироваться: исправление BERTi, ускорение elaboration, улучшение MainBtb
Дата: 2026-08-13 (коммиты 11:11/09:26/02:17 UTC) Источник: OpenXiangShan/XiangShan GitHub
В окне мониторинга в открытый высокопроизводительный процессор RISC-V XiangShan (7187 звёзд) влито несколько коммитов: perf(berti): bugfix and enhance (#5965) исправляет и улучшает производительность BERTi (модуль, связанный с предсказанием ветвлений); build(elaboration): add a parameter cache to speed up the elaboration (#6336) ускоряет процесс компиляции Chisel elaboration с помощью кэша параметров; area(MainBtb): use attribute to represent valid (#6350) оптимизирует представление бита валидности главного буфера целей ветвлений. В тот же день в периферийных репозиториях XSCache, difftest, NEMU, CoupledL2, GEM5, env-scripts, XiangShanLab и других были выполнены регулярные пуши (активность в течение всего дня 08-13), что демонстрирует, что команда проекта XiangShan находится в ритме непрерывной итерации полного стека; на стороне CI одновременно продвигаются новая контрольная точка gcc15-spec26 и автоматизация еженедельной регрессии xscc.
1.3 T-Head DAMO Academy выпустила среду тестирования соответствия привилегированной архитектуре RISC-V damo-rv-priv-ats (постоянно обновляется в окне мониторинга)
Дата: 2026-08-13 (обновлено 09:27 UTC) Источник: XUANTIE-RV/damo-rv-priv-ats GitHub
Фреймворк тестирования привилегированной архитектуры RISC-V академии Дамo, поддерживаемый XUANTIE-RV org, в рамках окна мониторинга получил слияние коммита Add whisper support and update CI (#23). Этот проект (создан в 2026-06, язык C, постоянно активный) представляет собой фреймворк тестирования соответствия для bare-metal: охватывает более 90 привилегированных расширений в спецификации привилегированной архитектуры RISC-V, каждое расширение компилируется в отдельный ELF-бинарник, который может напрямую исполняться на аппаратном DUT или в эмуляторах QEMU/Sail/Spike, при этом смена целевой платформы осуществляется через уровень абстракции платформы путём переключения конфигурации сборки (включая FPGA/haps), с нулевой зависимостью от операционной системы. В репозитории имеются встроенные каталоги SPEC (выдержки из спецификации) и NORM (сопоставление идентификаторов требований спецификации → пункты), образующие трёхуровневую цепочку прослеживаемости «пункты спецификации — план тестирования — тестовые примеры». Недавняя последовательность коммитов показывает, что набор тестов расширения Hypervisor (группировка CSR/прерываний/исключений, совместимость с Zicfiss) интенсивно расширяется, что отражает систематические инвестиции XUANTIE в проверку соответствия привилегированной архитектуры.
2. Динамика продуктов и экосистемы
2.1 WCH выпускает CH32V407/467: векторный MCU с RVV, интегрирующий Ethernet MAC+PHY и USB HS PHY
Дата: 2026-08-13 Источник: CNX Software / hackster.io
WCH (Nanjing Qinheng Microelectronics) выпустила новое поколение RISC-V микроконтроллеров CH32V407 и CH32V467 с частотой 200 МГц. Оба основаны на собственном ядре QingKe V3V (32-битное RISC-V IMACV-X с пользовательскими расширениями, поддерживающее набор векторных инструкций RVV), показатель CoreMark/MHz достигает 4.11, что, по заявлению производителя, превосходит типичный Arm Cortex-M4. Различия: CH32V467 предоставляет 4/8 МБ встроенной PSRAM (ориентирован на приложения отображения/HMI), CH32V407 поставляется без PSRAM. На кристалле интегрированы 100 Mbps Ethernet MAC + 10/100 Mbps PHY, 2 порта USB 2.0 High Speed (480 Mbps) host/device (со встроенным PHY), контроллер LCD-TFT (LTDC), интерфейс камеры DVP на 150 МГц, CAN 2.0B, I3C, 10 портов USART, 77 отображаемых IO, двойные 12-битные ADC/DAC и другие периферийные устройства, ориентированные на промышленный интернет вещей и граничный AI. Этот чип интегрирует ранее раздельные решения (MCU + внешние PHY/PSRAM) в единый корпус, а поддержка векторных расширений обеспечивает ему конкурентоспособность по стоимости в сценариях граничного AI (инференс на устройстве) и промышленных сетей. Помимо экосистемы ESP32, маршрут «высокая интеграция + векторные вычисления» для RISC-V MCU пополнился ещё одним участником.
2.2 Испанский Openchip BER10: первый в Европе RISC-V чип для суперкомпьютеров вызывает устойчивое внимание (продолжение)
Дата: 2026-08-13 (репортаж 09:33 UTC; первое сообщение о чипе 2026-07-30 HPCwire) Источник: RUSSPAIN.com / первое сообщение HPCwire
Чип BER10 испанского каталонского стартапа Openchip (ранее получившего 115 млн евро инвестиций из стратегического фонда правительства Испании SETT) на этой неделе продолжает появляться в прессе; сегодня RUSSPAIN и другие издания публикуют материалы под заголовком «Первый в Европе RISC-V чип для суперкомпьютеров». BER10 позиционируется как RISC-V процессор, ориентированный на AI, HPC и критическую инфраструктуру, и является знаковым проектом в рамках стратегии ЕС по «цифровому суверенитету» (ранее Diari ARA назвала его «основой европейского цифрового суверенитета»). Первое сообщение об этом событии появилось 30 июля (HPCwire); в пределах окна мониторинга это последующее распространение, отражающее актуальный уровень внимания к европейской дорожной карте RISC-V в области высокопроизводительных вычислений.
2.3 Лагерь RISC-V выходит на рынок чипов BMC: StarFive делает ставку на управление AI дата-центрами
Дата: 2026-08-13 (07:35 UTC) Источник: finance.biggo.com (агрегатор системы DIGITIMES)
Отраслевые сообщения указывают, что лагерь RISC-V выходит на рынок чипов контроллеров управления базовой платой сервера (BMC), а StarFive делает целевую ставку на направление управления AI дата-центрами. BMC — это ключевой чип для удалённого управления сервером (внеполосный мониторинг, управление прошивкой, управление питанием), который долгое время доминировался традиционными производителями вроде Aspeed при стабильной структуре рынка; RISC-V благодаря открытому набору инструкций, контролируемой цепочке поставок и гибкости кастомизации входит в эту область, отвечая потребностям дата-центров в управляющих чипах с «локализацией + доверенной безопасностью». StarFive ранее уже развивала серию прикладных процессоров JH (JH7110 и др.); расширение в сторону BMC/чипов управления серверами означает её стратегическое продвижение от потребительского/периферийного сегмента к рынку инфраструктурного уровня дата-центров. Это отраслевая динамика (агрегированный источник); конкретные модели чипов и сроки массового производства пока не раскрыты, требуется дальнейшее отслеживание официальных сообщений.
3. Динамика и углублённый анализ отечественных команд
3.1 SpacemiT: адаптация FlagGems RACE продолжает углубляться, матрица операторов бэкенда K1 сформирована
Дата: 2026-08-13 (fork репозитория pushed_at 07:47 UTC) Источник: spacemit-com/FlagGems-RACE GitHub
FlagGems-RACE, поддерживаемый SpacemiT (spacemit-com) (fork от Zhiyuan/BAAI RACE-org/FlagGems, то есть версия RACE ядра библиотеки операторов экосистемы FlagOS), продолжает обновляться в пределах окна мониторинга; его ветка spacemit-backend-ops уже сформировала полноценный бэкенд K1 (SpacemiT K1 RISC-V SoC): в src/flag_gems/runtime/backend/_spacemit/ops/ содержится 90+ файлов операторов, включая abs/add/addmm/amax/argmax и др., вместе с конфигурациями heuristics и модулем fused-операторов. История коммитов показывает, что в июле был завершён механизм «восстановление регистрации операторов + переключатель DISABLE_SPACEMIT_OPS» (поддерживающий корректный откат при неактивированном бэкенде spacemit), а также подключена передача атрибутов устройства (total_memory). Это знаменует глубокую адаптацию SpacemiT библиотеки операторов Triton (FlagGems) из FlagOS к собственному чипу K1: в рамках «унифицированного открытого стека AI-ПО» Zhiyuan/BAAI SpacemiT выполняет роль реализатора операторов на аппаратном бэкенде RISC-V. В сочетании с ежедневными рутинными обновлениями подмодуля ai-sdk (vision) (последнее 08-13 12:27 UTC) стек AI-ПО SpacemiT находится в состоянии высокочастотной итерации.
3.2 Снимок активности организаций XiangShan/T-Head/SOPHGO/Espressif/Nuclei/Eswin
- XiangShan OpenXiangShan: см. раздел 1.2, главный репозиторий XiangShan всё ещё получал пуши 08-14 01:36 UTC, проект в целом активен.
- T-Head XUANTIE-RV: помимо damo-rv-priv-ats, riscv-aosp (портирование Android, 481 звёзд) получил пуш 08-13 02:41 UTC, zero_stage_boot обновлён 08-12; opensbi обновлён 08-10.
- SOPHGO sophgo: sophon-tools (08-13 09:54 UTC), edk2-platforms (09:36), manifest (04:54), build (04:52) непрерывно получают пуши, цепочка загрузки (zsbl) обновлена 08-12, проект BSP активен.
- Espressif espressif: llvm-project (284 звёзд, 08-14 00:08 UTC), esp-tflite-micro (687 звёзд, 08-13 17:40), esp-idf (18773 звёзд, 17:38), openocd-esp32 — высокая частота пушей — инструментальная цепочка и стек инференса являются основными направлениями инвестиций Espressif в RISC-V (серия ESP32-C).
- Nuclei Nuclei-Software: за последнюю неделю e603_hbird (Verilog Hummingbird E603, 67 звёзд) пуш 08-07, nuclei-ai-models (примеры AI-моделей) обновлён 08-07, nuclei-linux-sdk обновлён 08-05; в окне мониторинга новых push нет, ритм нормальный.
- Eswin Computing eswincomputing: последний push — 07-14 (рутинная синхронизация u-boot/linux-stable/opensbi), в окне мониторинга новых событий нет; его процесс выхода на IPO и применение автомобильных AI MCU (EAM2011) по-прежнему остаются недавними трендами (см. вчерашний отчёт).
4. Специальная глава по ключевым направлениям: Embodied AI и робототехника
В окне мониторинга новых специализированных событий по embodied AI/робототехнике нет, сохраняется вчерашняя оценка: адаптация LeRobot в spacemit-robotics от SpacemiT (развёртывание SmolVLA/ACT на устройстве) по-прежнему остаётся наиболее конкретным прогрессом в направлении RISC-V embodied AI, последний коммит в окне мониторинга — 08-10 (lerobot fix(onnx), усиление), репозитории гуманоидных роботов, такие как reachy_mini/humanoid_unitree_g1, остаются стабильными.
Есть два новых сигнала, косвенно связанных с embodied AI: во-первых, открытие исходного кода SiFive SKL (см. 1.1) охватывает глубокие свёртки и функции активации GELU/SiLU и т.д. — это именно горячие операторы моделей vision-language-action (VLA) и инференса восприятия на устройстве; если SKL, как ожидается, будет интегрирован в PyTorch/vLLM, это обеспечит высокопроизводительный базис ядер для инференса роботов на устройстве на RISC-V; во-вторых, Qinheng CH32V407/467 (см. 2.1) с векторными расширениями RVV и высокоинтегрированной периферией (камера DVP, I3C, IO, связанные с управлением двигателями), ориентированные на edge AI, подходят для низкозатратных RISC-V решений для управления роботами/сенсорного фронтенда.
Также следует отметить: анонсированный вчера Пятый Китайский RISC-V промышленный форум на Диху (открытие 13 августа, ранее заявлялось о “одновременный дебют 10 новых отечественных чипов”) по состоянию на момент сбора не имеет независимых сообщений о результатах открытия (аномалия в окне китайских источников gnews, см. пояснение об ограничениях), информацию о новых продуктах необходимо отслеживать в дальнейшем.
5. Итоги и наблюдения за тенденциями
- Программная экосистема вступает в фазу “гонки вооружений библиотек ядер”: открытие исходного кода SiFive SKL — крупнейшее событие недели — экосистема RISC-V копирует путь x86/ARM “высокопроизводительных библиотек математических ядер” (ориентир на cuDNN/MKL), производители через унифицированный интерфейс сводят свои специализированные оптимизации под микроархитектуры, напрямую обслуживая конкурентную борьбу за производительность LLM-инференса. Это существенный плюс для развёртывания vLLM/PyTorch на платформе RISC-V.
- Полностековая итерация отечественных высокопроизводительных ядер не прекращается: XiangShan (BERTi/elaboration/инфраструктура CI) и T-Head (фреймворк тестирования соответствия привилегий, расширение набора тестов Hypervisor) в окне мониторинга имеют существенные коммиты, RISC-V высокопроизводительные процессоры продвигаются по трём линиям “проектирование—верификация—ускорение компиляции”, зрелость инженерии продолжает расти.
- RISC-V проникает в инфраструктуру дата-центров: StarFive делает ставку на чипы BMC (управление AI дата-центрами), что перекликается с Openchip BER10 (европейский суперкомпьютер), Tenstorrent (дифференциация экспортных моделей, вчера) — RISC-V совершает многопрорывной выход из периферии/встраиваемых систем в инфраструктурные рынки управления серверами, вычислительных узлов HPC и т.д.
- Векторизация MCU и высокая интеграция идут параллельно: Qinheng CH32V407/467 интегрирует векторное расширение RVV, Ethernet PHY, USB HS PHY, PSRAM большой ёмкости в одном чипе, позиционирование 4.11 CoreMark/MHz показывает, что отечественные RISC-V MCU наступают на промышленный IoT и edge AI с двумя продающими преимуществами — “векторные вычисления + высокоинтегрированная периферия”.
- Чёткая поддержка экосистемы FlagOS со стороны RISC-V: в spacemit-robotics бэкенд FlagGems K1 формирует матрицу операторов (90+ операторов + механизм переключений), развёртывание унифицированного AI-софтстека Zhiyuan на стороне аппаратуры RISC-V продвигается по разделению труда между компаниями-членами, что стыкуется с ритмом версий синхронного выпуска шести компонентов FlagOS 2.1.
Ограничения: в окне мониторинга наблюдаются аномалии с поиском gnews на китайском языке (регион zh-CN): английский работает нормально, а все запросы на китайском возвращают 0 результатов. Сообщения о китайских командах в основном опираются на GitHub API и англоязычные/агрегированные источники; возможны пропуски материалов об итогах открытия форума Dishui Lake и китайских новостей вендоров; последующие материалы о BMC StarFive и BER10 являются агрегированными источниками или перепечатками, детали соответствуют формулировкам заголовков, конкретные модели/сроки ожидают официального раскрытия; данные GitHub в этом отчёте основаны на неаутентифицированном API (выполнено в пределах лимита 60 req/h).
Приложение: полный список источников
| Номер | Событие | Ссылка на источник |
|---|---|---|
| 1 | Официальный блог SiFive: Introducing SKL | Ссылка |
| 2 | Открытие исходного кода SiFive SKL (Jon Peddie Research) | Ссылка |
| 3 | Открытие исходного кода SiFive SKL (TipRanks) | Ссылка |
| 4 | WCH CH32V407/467 (CNX Software) | Ссылка |
| 5 | Векторные расширения и PSRAM WCH CH32V407 (hackster.io) | Ссылка |
| 6 | Последующие материалы о BER10 из Испании (RUSSPAIN) | Ссылка |
| 7 | Первая публикация о Openchip BER10 (HPCwire, 2026-07-30) | Ссылка |
| 8 | Чип BMC от StarFive (агрегатор finance.biggo.com) | [Ссылка](https://news.google.com/rss/articles/CBMidkFVX3lxTFBsazVrZ |
| 9 | T-Head damo-rv-priv-ats | ссылка |
| 10 | XiangShan XiangShan | ссылка |
| 11 | SpacemiT FlagGems-RACE (бэкенд spacemit) | ссылка |
| 12 | SpacemiT ai-sdk | ссылка |
| 13 | организация Sophgo (SOPHGO) | ссылка |
| 14 | организация Espressif | ссылка |
| 15 | организация OpenXiangShan | ссылка |
| 16 | организация XUANTIE-RV (T-Head) | ссылка |